NHK Laboratories Note: Number 446

Abstract

This article presents a new high-speed decoding algorithm for a pipelined majority logic decoder, and the design and implementation of a 50 MHz CMOS (Complementary Metal-Oxide-Semiconductor) LSI (Large-Scale Integrated circuit) for decoding the (1057,813) Difference-Set Cyclic Code (DSCC). The algorithm, called modified threshold decoding, makes it possible to introduce an arbitrary number of pipeline stages into feedback loops in decoding circuits. A prototype chip containing about 13 k logic gates was fabricated using a 1 micrometer CMOS gate-array. It is available for digital data transmission systems having an I/O (Input/Output) data rate of up to 25 MBPS.

本文では、パイプライン多数決論理復号器用の新しい高速復号化アルゴリズムを示し、(1057,813)差集合巡回符号(DSCC)を復号化する50MHz CMOS(相補型金属酸化物半導体)LSI(大規模集積回路)の設計と実現ついて述べた。このアルゴリズムは修正しきい値復号化と呼ばれ、復号化回路において任意の数のパイプライン段をフィードバックループに導入できるようにする。約13kの論理ゲートを含む試作チップを1マイクロメートルCMOSゲートアレイを用いて製造した。これはI/O(入出力)データレートが25MBPSまでのデジタルデータ伝送システムに利用できる。